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Senior Entwicklungsingenieur FPGA / VHDL | Xilinx Vivado (m/...

Brunel ( Ulm BW )

Standort: Deutschland, Baden-württemberg, UlmBranche: SchiffbauErfahrung: 2-4 JahreBildungsabschluss: Bachelor UniversitätVollzeit: 40 Stunden pro WocheKennziffer der Stellenbeschreibung: TR- Bewerbungsschluss: Kontaktieren Sie uns: Jana Rauterberg, Brunel Germany PMO UlmÜber den JobFür ein anspruchsvolles Entwicklungsprojekt im High-Tech-Umfeld suchen wir einen Senior

Full-time Verilog Pmo ModelSim Field-Programmable Gate Array FPGA

Brunel 9 hours ago

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